新思科技的創(chuàng)新RTL綜合工具將綜合和布局/布線的生產(chǎn)效率提高2倍
新思科技有限公司日前宣布：該公司在其Galaxy設(shè)計(jì)實(shí)現(xiàn)平臺(tái)中推出了最新的創(chuàng)新RTL綜合工具Design Compiler 2010，它將綜合和物理層實(shí)現(xiàn)流程增速了兩倍。為了滿足日益復(fù)雜的設(shè)計(jì)中極具挑戰(zhàn)性的進(jìn)度要求，工程師們需要一種RTL綜合解決方案，使他們盡量減少重復(fù)工作并加速物理實(shí)現(xiàn)進(jìn)程。為了應(yīng)對(duì)這些挑戰(zhàn)，Design Compiler 2010對(duì)拓?fù)浼夹g(shù)進(jìn)行擴(kuò)展，為Synopsys旗艦布局布線解決方案IC Compiler提供“物理層指引”；將時(shí)序和面積的一致性提升至5%的同時(shí)，還將IC Complier的布線速度提升了1.5倍。Design Compiler 2010的這一項(xiàng)新功能使RTL工程師們能夠在綜合環(huán)境中進(jìn)行布局檢測(cè)，從而可以更快地達(dá)到最佳布局效果。此外，Design Complier采用可調(diào)至多核處理器的全新可擴(kuò)展基礎(chǔ)架構(gòu)，在四核平臺(tái)上可產(chǎn)生兩倍提升綜合運(yùn)行時(shí)間。
“縮短設(shè)計(jì)時(shí)間和提升設(shè)計(jì)性能是確保我們市場(chǎng)競(jìng)爭(zhēng)力的關(guān)鍵。”瑞薩科技公司DFM和數(shù)字EDA技術(shù)開(kāi)發(fā)部門部經(jīng)理Hitoshi Sugihara說(shuō)：“借助拓?fù)浼夹g(shù)在物理層指引中的全新延展，我們看到了Design Compiler設(shè)計(jì)綜合器和IC Compiler芯片編譯器之間差異在5%以內(nèi)的一致性，使IC Compiler上實(shí)現(xiàn)了高達(dá)2倍速的更快布局和更好的設(shè)計(jì)時(shí)序。我們正在采用Design Compiler中這項(xiàng)技術(shù)創(chuàng)新，將我們的重復(fù)工作降到最低，同時(shí)在更短的設(shè)計(jì)周期內(nèi)達(dá)到我們的設(shè)計(jì)目標(biāo)。”
為了減輕今天巨大的上市時(shí)間壓力，Design Compiler 2010對(duì)拓?fù)浼夹g(shù)進(jìn)行擴(kuò)展，進(jìn)一步優(yōu)化了與IC Compiler的關(guān)聯(lián)，將緊密關(guān)聯(lián)度拉至5%。在綜合過(guò)程中應(yīng)用了額外的物理層優(yōu)化技術(shù)，并且創(chuàng)建了物理層指引并將其傳遞到IC Compiler，從而簡(jiǎn)化了流程，并將IC Compiler的布局速度提升了1.5倍。Design Compiler 2010也為RTL設(shè)計(jì)師們提供了在綜合環(huán)境內(nèi)部進(jìn)入到IC Compiler進(jìn)行布局規(guī)劃的功能。按下按鈕后，設(shè)計(jì)師們就能夠進(jìn)行布局的調(diào)整，確保他們盡早識(shí)別和修復(fù)布局問(wèn)題和獲得更快速的設(shè)計(jì)收斂。
“在過(guò)去的幾年里，我們使用Design Compiler的拓?fù)浼夹g(shù)來(lái)發(fā)現(xiàn)和修復(fù)綜合過(guò)程中的設(shè)計(jì)問(wèn)題，使我們可充分預(yù)見(jiàn)實(shí)施結(jié)果。” 瑞昱半導(dǎo)體（Realtek）公司研發(fā)中心的常務(wù)副總監(jiān)Shih-Arn Hwang說(shuō)：“我們看到Design Compiler 2010的綜合結(jié)果與物理層結(jié)果實(shí)現(xiàn)了緊密相關(guān)，同時(shí)它將IC Compiler的布局速度提升了1.5倍。這種綜合和布局之間的緊密關(guān)聯(lián)以及更快的運(yùn)行時(shí)間正是我們?cè)?5nm及更小工藝技術(shù)中，減少重復(fù)工作和顯著縮短設(shè)計(jì)進(jìn)程所需要的。”
采用一種全新可擴(kuò)展架構(gòu)設(shè)計(jì)的Design Compiler 2010在多核計(jì)算服務(wù)器上可將運(yùn)行速度顯著提高。它采用一種優(yōu)化的分布式原理和多線程并行技術(shù)方案，運(yùn)行在四核計(jì)算服務(wù)器時(shí)可達(dá)到平均2倍速的更快運(yùn)行時(shí)間，同時(shí)實(shí)現(xiàn)綜合結(jié)果的零誤差。
“我們一直致力于提升Design Compiler，以幫助設(shè)計(jì)師們縮短設(shè)計(jì)周期和提高生產(chǎn)效率。”Synopsys設(shè)計(jì)實(shí)現(xiàn)產(chǎn)品集團(tuán)高級(jí)副總裁兼總經(jīng)理Antun Domic說(shuō)：“自從拓?fù)浼夹g(shù)推出以來(lái)，邏輯綜合對(duì)于包含物理層實(shí)現(xiàn)在內(nèi)的設(shè)計(jì)收斂加快的影響顯著增長(zhǎng)。Design Compiler 2010繼續(xù)延續(xù)著這種趨勢(shì)，將重復(fù)工作明顯減少并降低了物理層實(shí)現(xiàn)的運(yùn)行時(shí)間。我們已經(jīng)實(shí)現(xiàn)了這個(gè)目標(biāo)，并大大更新了我們的軟件架構(gòu)以充分利用最新的處理器架構(gòu)。”
“縮短設(shè)計(jì)時(shí)間和提升設(shè)計(jì)性能是確保我們市場(chǎng)競(jìng)爭(zhēng)力的關(guān)鍵。”瑞薩科技公司DFM和數(shù)字EDA技術(shù)開(kāi)發(fā)部門部經(jīng)理Hitoshi Sugihara說(shuō)：“借助拓?fù)浼夹g(shù)在物理層指引中的全新延展，我們看到了Design Compiler設(shè)計(jì)綜合器和IC Compiler芯片編譯器之間差異在5%以內(nèi)的一致性，使IC Compiler上實(shí)現(xiàn)了高達(dá)2倍速的更快布局和更好的設(shè)計(jì)時(shí)序。我們正在采用Design Compiler中這項(xiàng)技術(shù)創(chuàng)新，將我們的重復(fù)工作降到最低，同時(shí)在更短的設(shè)計(jì)周期內(nèi)達(dá)到我們的設(shè)計(jì)目標(biāo)。”
為了減輕今天巨大的上市時(shí)間壓力，Design Compiler 2010對(duì)拓?fù)浼夹g(shù)進(jìn)行擴(kuò)展，進(jìn)一步優(yōu)化了與IC Compiler的關(guān)聯(lián)，將緊密關(guān)聯(lián)度拉至5%。在綜合過(guò)程中應(yīng)用了額外的物理層優(yōu)化技術(shù)，并且創(chuàng)建了物理層指引并將其傳遞到IC Compiler，從而簡(jiǎn)化了流程，并將IC Compiler的布局速度提升了1.5倍。Design Compiler 2010也為RTL設(shè)計(jì)師們提供了在綜合環(huán)境內(nèi)部進(jìn)入到IC Compiler進(jìn)行布局規(guī)劃的功能。按下按鈕后，設(shè)計(jì)師們就能夠進(jìn)行布局的調(diào)整，確保他們盡早識(shí)別和修復(fù)布局問(wèn)題和獲得更快速的設(shè)計(jì)收斂。
“在過(guò)去的幾年里，我們使用Design Compiler的拓?fù)浼夹g(shù)來(lái)發(fā)現(xiàn)和修復(fù)綜合過(guò)程中的設(shè)計(jì)問(wèn)題，使我們可充分預(yù)見(jiàn)實(shí)施結(jié)果。” 瑞昱半導(dǎo)體（Realtek）公司研發(fā)中心的常務(wù)副總監(jiān)Shih-Arn Hwang說(shuō)：“我們看到Design Compiler 2010的綜合結(jié)果與物理層結(jié)果實(shí)現(xiàn)了緊密相關(guān)，同時(shí)它將IC Compiler的布局速度提升了1.5倍。這種綜合和布局之間的緊密關(guān)聯(lián)以及更快的運(yùn)行時(shí)間正是我們?cè)?5nm及更小工藝技術(shù)中，減少重復(fù)工作和顯著縮短設(shè)計(jì)進(jìn)程所需要的。”
采用一種全新可擴(kuò)展架構(gòu)設(shè)計(jì)的Design Compiler 2010在多核計(jì)算服務(wù)器上可將運(yùn)行速度顯著提高。它采用一種優(yōu)化的分布式原理和多線程并行技術(shù)方案，運(yùn)行在四核計(jì)算服務(wù)器時(shí)可達(dá)到平均2倍速的更快運(yùn)行時(shí)間，同時(shí)實(shí)現(xiàn)綜合結(jié)果的零誤差。
“我們一直致力于提升Design Compiler，以幫助設(shè)計(jì)師們縮短設(shè)計(jì)周期和提高生產(chǎn)效率。”Synopsys設(shè)計(jì)實(shí)現(xiàn)產(chǎn)品集團(tuán)高級(jí)副總裁兼總經(jīng)理Antun Domic說(shuō)：“自從拓?fù)浼夹g(shù)推出以來(lái)，邏輯綜合對(duì)于包含物理層實(shí)現(xiàn)在內(nèi)的設(shè)計(jì)收斂加快的影響顯著增長(zhǎng)。Design Compiler 2010繼續(xù)延續(xù)著這種趨勢(shì)，將重復(fù)工作明顯減少并降低了物理層實(shí)現(xiàn)的運(yùn)行時(shí)間。我們已經(jīng)實(shí)現(xiàn)了這個(gè)目標(biāo)，并大大更新了我們的軟件架構(gòu)以充分利用最新的處理器架構(gòu)。”
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