摘　要：數?；旌霞呻娐窚y試系統是當前我國的主流測試系統，本文以信息產業部電子信息產業發展基金重點招議標項目(VXI數?；旌霞呻娐窚y試系統研究開發及產業化)為例進行了介紹。論述基于VXI總線的高速、高密度、多通道、低功耗新型ATE IC測試系統，介紹了系統的軟硬件設計。詳細論述了全面提高系統開放性、標準化的設計思想。

關鍵詞：VXI總線；數?；旌霞呻娐罚粶y試系統

國內外ATE發展現狀

21世紀是技術高度發達的信息化世紀。全球信息化的發展正在加快步伐。在這里起關鍵性作用的技術是以集成電路為核心的電子信息技術。集成電路測試技術是集成電路產業的重要基礎技術，它貫穿集成電路設計、生產、應用的全過程。2003年最大的自動測試設備(Automated Test Equipment)應用市場為混合信號集成電路測試，其次為存儲器測試，分別占市場比重30%與26%。根據我國臺灣地區的數據顯示混合信號集成電路測試占的比例最大。

國際上先進的測試設備制造商都針對主流測試市場推出中、高檔測試設備，但任何一款測試設備都不能滿足不斷更新的測試需求。為解決性能、價格的矛盾，適應性和復雜性的矛盾，各大測試設備制造商(如泰瑞達、愛德萬公司)都先后提出測試系統的開放性和標準化，使系統具有靈活配置，不斷升級，快速編程，以適應各種測試需求，構造出最優性/價比的系統。

注：資料引自：電子儀器信息，2004.7.8

由于目前國內測試系統的研發技術水平、科研經費、企業規模與國際先進水平有較大差距，我們采用國際通用的開放性、標準化VXI，PXI總線，使我們研發的自動測試設備從低端到中高端都建立在統一的開放性、標準化總線結構上，保證了產品的兼容性、延續性、開放性及標準化的特點，加快了產品的升級換代。利用其開放性、標準化特點，可方便插入各儀器制造商提供的通用VXI，PXI測量、測試模塊靈活配置系統。這對今后大量涌現的數?；旌稀OC芯片測試提供了大量測試資源。能夠根據測試需求，以最優性/價比配置系統。

研發內容

VXI數?；旌闲盘柤呻娐窚y試系統涉及的主要內容

(1)主控計算機子系統的研制。

(2)高速通道控制子系統的研制。

(3)高速圖形產生子系統的研制。

(4)直流參數測試子系統研制。

(5)機柜子系統研制。

(6)高速、高密、超密封裝、多層PCB板設計技術研究。

(7)軟件方案。

(8)系統集成方案。

測試系統組成
測試系統組成見圖1

主控計算機子系統
(1)主控計算機P4微機

CPU Pentium4 Processor；基本配置：1024X768分辨率，17 ”彩顯；256MDDR內存，32M顯存；Ethernet網，USB，打印機接口，1394高速火線接口；操作系統：WindowS9X/WindowS2000；開發環境：NILabVIEW和LabWindows/CVI虛擬儀器開發平臺；總線標準：PCI標準總線，USB通用串行總線，1394高速火線及Ethernet網。

(2)零槽控制器/高速總線接口
零槽控制器通過1394高速火線與主控計算機進行通訊(40Mb/S)，執行初始化、自檢命令，并加載測試激勵圖形及處理響應向量。系統中各模塊通過VXI寄存器基高速總線接口，實現高速數據通訊。零槽控制器還提供高速觸發總線、ECL 時鐘等用于系統同步、觸發信號。

高速圖形控制子系統
圖2是高速圖形控制子系統框圖，由PG時鐘產生器、起/?？刂破?、高速指令譯碼控制電路及指令存儲器(指令碼+操作數)組成。系統實現了高速測試系統必備的全部指令集。所有指令都是無縫的(seamless)單測試周期。具有循環、跳轉、子程序調用，且循環、子程序調用可嵌套(2級嵌套、64K尋址范圍)。系統測試周期及激勵、響應沿均可在單測試周期內設置(on the fly)。

PG時鐘產生器由鎖相環構成的高穩定度、高分辨率數字頻率合成器產生一100MHz-200MHz 高穩定系統時鐘，由20bit高速定時器產生100Hz 到50MHz 的測試周期。此高速定時器可根據時鐘選擇存儲器設置的16種測試周期動態改變(on the fly)。起/?？刂破饔梢?6bit失效計數器及一24bit步進計數器控制測試周期停止狀態。起/?？刂破骺捎蓽y試程序及由外觸發信號控制測試周期產生。

高速指令譯碼控制電路由一高速22bitPC記數器產生4M循址范圍，16bit循環記數器由循環指令加載循環次數。PC記數器及循環記數器勻有一2X16bit堆棧存儲器，用于循環及子程序調用嵌套功能。指令譯碼邏輯控制根據高速指令存儲器中的指令碼、操作數及失效狀態、循環記數器進位狀態實時地產生各種控制信號，控制PC記數器、循環記數器、堆棧指針、堆棧存儲器的加載、記數及保持狀態。

　　 起/?？刂破鳌⒏咚僦噶钭g碼控制電路、22bitPC記數器、16bit循環記數器、PC、循環堆棧存儲器及指針控制電路均設計在兩塊大規模、高速、高密度門陣列中。在此門陣列中對高速指令譯碼進行優化設計：減少指令譯碼鏈級數，增加并行電路，實現高速譯碼時序1由于各記數器及堆棧存儲器均在片內實現，從而減少了線延遲及門陣列I/O延遲。PG為單獨模塊設計，以便靈活配置及升級。系統時鐘T0、系統測試周期TCLK作為整個測試系統的高速(100MHz-200MHz)定時參考源，必須確保其穩定、低延時特性。采用ECL 差分驅動且利用VXI底板信號作為整個測試系統的定時總線。22bit PC地址及失效信號、控制信號由專用總線傳送。

主要由時間產生器(TG)、時間沿選擇矩陣(MUX)、驅動、響應格式化器及測試向量存儲器組成。

每塊高速通道板產生16個時間沿，供32路測試通道使用。其中8個激勵沿、4個響應沿、2個I/O控制沿及兩個通道復用沿。128pin系統由1塊圖形板、4塊高速通道板組成。可產生32個激勵沿、16個響應沿。256piN系統由1/2塊圖形板、8塊高速圖形板組成?？僧a生64個激勵沿、32個響應沿。每塊高速通道板TG由4塊高速門陣列組成，每塊門陣列產生4個時間沿。其內部由16bit高速定時器(由T0時鐘倍頻產生200MHz 定時時鐘)產生分辨率為2.5 nS的定時沿。每一測試周期的定時沿均可由定時存儲器動態設置(on the fly)1高速通道板的時間沿選擇矩陣(MUX)、驅動、響應格式化器由4塊門陣列組成。每塊門陣列內實現8個激勵沿、4個響應沿多路選擇矩陣(MUX)，根據格式化定義數據及F、D、M數據產生8路驅動、響應、I/O格式化圖形。

高速通道板的PE 卡設計為子模塊形式。由4片PE 電路組成，每片電路提供8路高速可編程I/O(含有高速8驅動/比較(窗口比較)器)。高速通道板中提供每路4bit(F、D、M、R)最大4M深度的測試向量存儲器，R存儲器可用于存儲失效結果也可用于存儲響應向量，便于自學習法及邏輯分析。測試向量存儲器采用通用12-15nS大容量SRAM。

高速通道板中設計有算法圖形產生器(APG)，產生14行X14列(64M)圖形地址，用于動態RAM，靜態RAM，FLASH RAM等存儲器測試?？僧a生(WALK，MARCH ，CHECK，ADCOM，BFLY，DUALWC，GALPAT，SLID，RCCGAL ，MASEST，IMAG，RTICK，PM2CHECK)13種測試圖形。

板中還設計有Active SerieSSCAN模式，可將并行數據轉為串行數據，每模塊最大串行存儲深度為32M1如果將模塊串行數據級聯，最大串行存儲深度為256M。系統硬件資源中，PG、TG均設計為每一測試周期可編程(on the fly)，且具有較多的TG沿。能夠滿足IC驗證CAD到CAT測試時序匹配要求。由于設計了Active SerieSSCAN模塊，可將并行數據轉為串行數據。用于支持邊界掃描及內建自測試。

直流參數測試子系統
直流參數測試子系統用于精密參數測試。本測試系統針對快速、并行測試需求，設計了多PMU功能。64管腳配備一個4PMU模塊，128管腳配備二個8PMU模塊，提供每16管腳/PMU。

(1)精密測量單元(PMU)
PMU具有4象限電壓、電流施加和測試能力。PMU和測試頭之間的通道采用“Kelven”連接，以保證施加和測量的準確度。