MATHWORKS 推出基于 MATLAB 生成 HDL 代碼的產品

　　新產品支持利用MATLAB和Simulink生成HDL代碼和驗證

　　中國北京，2012年3月6日–MathWorks近日宣布推出HDLCoder，該產品支持MATLAB自動生成HDL代碼，允許工程師利用廣泛應用的MATLAB語言實現FPGA和ASIC設計。MathWorks還宣布推出了HDLVerifier，該產品包含用于測試FPGA和ASIC設計的FPGA硬件在環功能。有了這兩個產品，MathWorks現在可提供利用MATLAB和Simulink進行HDL代碼生成和驗證的能力。

　　MathWorks嵌入式應用程序和認證部經理TomErkkinen說：“世界各地的工程師都在使用MATLAB和Simulink來設計系統和算法。現在，有了HDLCoder和HDLVerifier，他們在開發FPGA和ASIC設計時再也不用手動編寫HDL代碼，也不再需要手寫HDL測試平臺了。”

　　HDLCoder利用MATLAB功能和Simulink模型生成可移植和可綜合的VHDL和Verilog代碼，可用于FPGA編程或ASIC原型開發和設計。因此，工程師隊伍現在可以立即識別出針對硬件實現的最佳算法。Simulink模型和所生成HDL代碼之間的可追溯性同時也支持開發遵循DO-254和其他標準的高完整性應用程序。

　　Xilinx全球營銷和業務發展部高級副總裁VinRatford說：“HDLCoder提供與XilinxISE設計套件的集成通道，創建了一種按鈕式工作流程，這樣，使用MathWorks產品的算法開發人員開發面向XilinxFPGA的應用就更加容易了。這種集成化使得我們的共同客戶能夠訪問大量經過Xilinx優化的IP組合，進一步提高了他們的生產率。”

　　HDLVerifier目前支持Altera和XilinxFPGA開發板的FPGA硬件在環驗證。HDLVerifier提供協同仿真界面，能將MATLAB和Simulink與CadenceIncisive、MentorGraphicsModelSim以及QuestaHDL等仿真程序聯結。有了這些功能，工程師可以迅速驗證HDL實現是否符合MATLAB算法和Simulink系統規格。

　　Altera公司產品及企業營銷副總裁VinceHu指出：“隨著越來越多的行業采用FPGA，

　　設計師需要一種方法來彌合系統模型和FPGA設計之間的驗證差距。HDLVerifier將系統模型與FPGA結合一起，使得工程師能夠使用AlteraFPGA和Simulink進行FPGA硬件在環驗證。這個工作流程縮短了驗證周期，同時也幫助工程師在芯片實現方面樹立了更強的信心。”

　　HDLCoder：HDLWorkflowAdvisor提供自定義和優化HDL代碼的選項，并能直接從MATLAB中自動進行FPGA編程。