基于DAC5687的寬帶數(shù)字中頻系統(tǒng)設(shè)計(jì)

DAC5687是美國(guó)TI公司推出的一款高速、高性能、雙通道16位的D／A轉(zhuǎn)換芯片，其最高采樣速率可達(dá)500MSPS。DAC5687專用于3G基站信道傳輸、3G直放站、數(shù)字衛(wèi)星等對(duì)功耗、價(jià)格、體積要求比較嚴(yán)格的通信系統(tǒng)中。其內(nèi)部基本結(jié)構(gòu)如圖1所示，主要有6個(gè)信號(hào)處理模塊：固定插值濾波器FIR1、FIR2、FIR3和帶有32位數(shù)控振蕩器的精混頻器、正交調(diào)制校正模塊和粗混頻器。DAC5687可以通過(guò)微控制器進(jìn)行靈活的配置，是一款基于軟件無(wú)線電的半定制ASIC芯片。
根據(jù)軟件無(wú)線電中頻數(shù)字化的基本思想，本文提出一種基于DAC5687的寬帶數(shù)字中頻系統(tǒng)的設(shè)計(jì)方案。
1 寬帶數(shù)字中頻系統(tǒng)的總體設(shè)計(jì)
1.1 系統(tǒng)簡(jiǎn)介
數(shù)字中頻系統(tǒng)的主要特點(diǎn)就是利用DSP器件功能強(qiáng)大、靈活的優(yōu)勢(shì)，處理數(shù)字化的模擬信號(hào)，減少模擬環(huán)節(jié)；同時(shí)，為了減輕DSP的處理壓力，數(shù)字中頻還起到采樣速率變換的作用。系統(tǒng)先利用A／D帶通采樣將輸入信號(hào)變成低中頻信號(hào)，經(jīng)FPGA濾波處理后，再通過(guò)DAC5687實(shí)現(xiàn)上變頻和D／A轉(zhuǎn)換，整體系統(tǒng)硬件電路如圖2所示。本文采用WCDMA測(cè)試模式1(Test mod-el1)作為輸入測(cè)試信號(hào)，碼片速率為3.84Mchip／s，單信道帶寬為5MHz。信號(hào)范圍為132.5MHz～147.5MHz，采用3個(gè)相鄰信道進(jìn)行處理，則每個(gè)信道的中心載波頻率分別為：135MHz、140MHz、145MHz。

為了描述方便，在此將3個(gè)信道信號(hào)統(tǒng)一看作一個(gè)中頻為140MHz、帶寬為15MHz的"寬帶信號(hào)"。
1.2 主要器件
系統(tǒng)輸入的抗混疊濾波器采用CETC公司推出的聲表濾波器LBl40DS13。其中心頻率為140MHz，3dB抑制帶寬為16.9MHz，40dB抑制帶寬為21.2MHz，插損典型值為9dB，濾波器傳輸時(shí)延為1.02微秒。
A／D轉(zhuǎn)換器采用AD公司的AD6644，它的最高采樣率可達(dá)65MSPS，分辨率為14位。在本系統(tǒng)中，它直接對(duì)中心頻率140MHz、"整體帶寬"15MHz的中頻信號(hào)進(jìn)行帶通采樣，采樣時(shí)鐘取61MHz，采樣后的信號(hào)中頻為18MHz，信號(hào)速率為61MSPS。
FPGA采用ALTERA公司的EP2C35F484C8，它內(nèi)部含有33 216個(gè)邏輯單元，用戶最大可定義的I／O管腳為322個(gè)。在本系統(tǒng)中，F(xiàn)PGA主要對(duì)A／D采樣后的14位低中頻信號(hào)進(jìn)行濾波處理，然后輸出16位數(shù)字信號(hào)給D／A轉(zhuǎn)換器。
單片機(jī)采用ATMEL公司推出的AT89C51ED2系列，在本系統(tǒng)中用來(lái)配置DAC5687和FPGA。
D／A轉(zhuǎn)換器采用美國(guó)TI公司推出的帶有上變頻功能的DAC5687，其主要作用是對(duì)信號(hào)進(jìn)行上變頻和D／A轉(zhuǎn)換。
2 DAC5687的具體應(yīng)用
2.1 工作模式
根據(jù)DAC5687內(nèi)部結(jié)構(gòu)的特點(diǎn)，結(jié)合精混頻(FMIX)和粗混頻(CMIX)模塊，采用DAC5687的X4L FMIX CMIX模式。系統(tǒng)發(fā)射部分的基本框圖如圖3所示，單信道輸入，其中Fin為測(cè)試信號(hào)的速率，F(xiàn)sm為測(cè)試信號(hào)的中心頻率(m=0，1，2，3，4，5)。FPGA輸出的16位信號(hào)經(jīng)過(guò)DAC5687內(nèi)部混頻后產(chǎn)生一個(gè)165MHz的干擾信號(hào)，故外接一個(gè)LRC帶通濾波器加以消除。18MHz的輸入中頻測(cè)試信號(hào)經(jīng)過(guò)發(fā)射部分后，輸出79MHz的中頻模擬 信號(hào)。
2.2 X41 模式下的信號(hào)處理過(guò)程
下面結(jié)合圖3分析DAC5687中X4L模式下的信號(hào)處理過(guò)程。

(1) 140MHz模擬中頻輸入信號(hào)經(jīng)過(guò)A／D帶通采樣和FPGA中頻濾波后，變?yōu)橹蓄l為18MHz、速率為61MHz的16位數(shù)字信號(hào)，經(jīng)過(guò)DAC5687內(nèi)部的同步FIFO后，再經(jīng)過(guò)帶有2倍內(nèi)插功能的低通濾波器FIR1，其帶內(nèi)0.3dB衰減帶寬為"(0～0.44)×濾波器的輸入信號(hào)速率"。此時(shí)輸入信號(hào)速率為61MHz，F(xiàn)IRl的通帶范圍為(0～0.44)×61=0MHz～26.84MHz。以18MHz為中心頻率的輸入有用信號(hào)，其帶寬仍為15MHz(10.5MHz～25.5MHz)，可見，有用信號(hào)都在通帶內(nèi)。同時(shí)，對(duì)于內(nèi)插后頻譜中頻率大于π／2的高頻部分即高頻鏡像(35.5MHz～50.5MHz)，F(xiàn)IR1將其抑制在45dB。經(jīng)過(guò)FIR1后，信號(hào)中頻不改變(RS1=18MHz)，信號(hào)速率經(jīng)內(nèi)插后變?yōu)镕i1=122MHz。
(2) 由于內(nèi)插濾波器FIR1和FIR3均為低通特性，信號(hào)經(jīng)過(guò)內(nèi)插后，信號(hào)速率雖然增加，但是信號(hào)中頻并沒(méi)有改變。因此，需要利用精混頻和粗混頻模塊分別對(duì)通過(guò)FIR1和FIR3后的信號(hào)進(jìn)行混頻，改變信號(hào)的中心頻率，適應(yīng)系統(tǒng)的要求。但是混頻的缺點(diǎn)是會(huì)引入一個(gè)干擾頻率，所以需要借助DAC5687中FIR的濾波特性加以消除。
FIR3和FIR1幅頻響應(yīng)完全相同，如圖4所示。FIR3的通帶范圍為：
(0～0.44)×"濾波器FIR3的輸入信號(hào)速率(Fi2)"
=(0～0.44)×122MHz=0MHz～53.68MHz


只要精混頻后的信號(hào)經(jīng)過(guò)FIR3時(shí)，能保證有用信號(hào)在濾波器的通帶內(nèi)，干擾信號(hào)在截止區(qū)，就能消除混頻的干擾影響。因此選擇精混頻的頻率為61MHz和18MHz的中頻相混。這樣"差頻"信號(hào)以43MHz為中心，其15MHz帶寬范圍為35.5MHz～50.5MHz，完全在通帶范圍內(nèi)；"和頻"以79MHz為中心，頻帶范圍為71.5MHz～86.5MHz。FIR3對(duì)71.5MHz(/Fin=71.5／122=0.5861)的抑制約為53dB，即FIR3對(duì)"和頻"信號(hào)的抑制至少在53dB以上，完全滿足設(shè)計(jì)的要求。
(3) 經(jīng)過(guò)FIR3后，中頻信號(hào)FS3的頻率變?yōu)?3MHz，信號(hào)速率則達(dá)到了244MHz。需要再次利用粗混頻改變中頻信號(hào)FS3的頻率，粗混頻的頻率取122MHz，混頻的結(jié)果仍然會(huì)生成"差頻"FS4=79MHz和"和頻"FS4＇=165MHz。由于前面精混頻時(shí)采用的是差頻，所以再次選擇差頻信號(hào)F S4不會(huì)產(chǎn)生鏡像。而干擾頻率F S4＇和F S4在頻帶上相隔已經(jīng)較遠(yuǎn)(165-79-15=71MHz)，可采用簡(jiǎn)單的模擬帶通濾波器加以濾除。
在內(nèi)插后需對(duì)信號(hào)進(jìn)行低通和混頻的處理。當(dāng)混頻的頻率為Fin(內(nèi)插前的信號(hào)速率)時(shí)，設(shè)輸人中頻為，則內(nèi)插低通濾波后再進(jìn)行混頻，如果取"差頻"，則輸出中頻為Fin-?，輸出信號(hào)速率為2Fin。這種方法可等效看作是一種"高通"的形式，相當(dāng)于在內(nèi)插后設(shè)置一帶通濾波器HBP(eiω)：

實(shí)際上為一高通濾波器。所以可以把這種"低通+混頻"的處理方式看作是一種內(nèi)插后"高通"濾波的形式。相當(dāng)于借助"高通"濾波器選擇內(nèi)插后的高頻分量Fin-?，濾掉了含有?的低頻信號(hào)分量。X4L FMIX CMIX模式實(shí)際上起到了上變頻作用，但不改變信號(hào)本身的頻譜結(jié)構(gòu)。
2.3 DAC5687的配置
DAC5687提供了一個(gè)靈活的同步串行接口，可以對(duì)其32位的寄存器進(jìn)行讀寫訪問(wèn)。其主要接口引腳如表1所示。

DAC5687的串口寫操作時(shí)序如圖5所示，通常在SCLK信號(hào)的上升沿鎖存輸人數(shù)據(jù)。最初的8個(gè)SCLK上升沿用來(lái)在指令周期寫指令字節(jié)，隨后的8個(gè)SCLK用來(lái)在數(shù)據(jù)傳送周期傳送數(shù)據(jù)。指令字節(jié)給出了數(shù)據(jù)操作所需要的信息，定義了當(dāng)前數(shù)據(jù)的讀或?qū)懠耙獋鬏?的字節(jié)數(shù)、數(shù)據(jù)傳輸?shù)钠鹗嫉刂返龋欢跀?shù)據(jù)傳送周期，單片機(jī)將根據(jù)指令字節(jié)給出的信息對(duì)DAC5687進(jìn)行相應(yīng)的數(shù)據(jù)操作。

在實(shí)際使用時(shí)，需要設(shè)置的是地址從0x00到0x04這5個(gè)寄存器，它們決定了DAC5687內(nèi)部模式的具體操作，如內(nèi)插的倍數(shù)、鎖相環(huán)的工作模式及是否需要旁路FIFO、FIR、QMC、NCO等。
2.4 帶通濾波器的設(shè)計(jì)
由于DAC5687的輸出信號(hào)伴有FOUT＇=165MHz的干擾頻率，在這里用ADS2003A設(shè)計(jì)了一個(gè)4階的LRC帶通濾波器，頻率響應(yīng)如圖6所示。其性能基本滿足要求。

2.5 實(shí)際使用中注意的問(wèn)題
(1) 系統(tǒng)前端A／D采樣頻率的選擇極其重要，它不僅受到FPGA處理信號(hào)速率的限制，同時(shí)關(guān)系到發(fā)射端DAC5687模式的具體選擇。例如，當(dāng)采樣頻率為125MHz時(shí)，最多只能內(nèi)插4倍，因?yàn)镈AC5687采樣速率最高為500MSPS。
(2) 系統(tǒng)中利用等效"高通"濾波器時(shí)，會(huì)產(chǎn)生頻譜鏡像。采用X4、X8模式，并經(jīng)過(guò)2次"高通"可以避免此問(wèn)題。但經(jīng)過(guò)第一次"高通"后，應(yīng)考慮到后一級(jí)FIR濾波器的通帶范圍，避免混頻后信號(hào)被下一級(jí)濾波器完全抑制，難以達(dá)到設(shè)計(jì)要求。
(3) 由于D／A轉(zhuǎn)換速率較高，DAC5687的時(shí)鐘源設(shè)計(jì)就顯得非常關(guān)鍵。可采用TI公司的cdcm7005結(jié)合VCXO或者VCO器件來(lái)保證良好的時(shí)鐘質(zhì)量，整個(gè)系統(tǒng)帶有模數(shù)混合電路。在制作PCB板時(shí)，應(yīng)考慮到信號(hào)完整性問(wèn)題。
在基于圖2的實(shí)驗(yàn)硬件平臺(tái)上，DAC5687對(duì)FPGA送出的WCDMA信號(hào)進(jìn)行處理。將中頻18MHz、速率61MHz的低速低中頻信號(hào)上變頻到中頻為79MHz、速率達(dá)到244MHz的高速信號(hào)。經(jīng)實(shí)際電路驗(yàn)證，其結(jié)果與設(shè)計(jì)要求完全吻合。
基于DAC5687的數(shù)字中頻系統(tǒng)最大的優(yōu)勢(shì)是利用了軟件無(wú)線電的基本思想，能根據(jù)具體的系統(tǒng)方案靈活而合理地選擇DAC5687的工作模式，實(shí)現(xiàn)設(shè)計(jì)要求；無(wú)需在FPGA中實(shí)現(xiàn)混頻、上變頻等極易受接口速率制約的功能，不用在FPGA后外接DUC器件；降低了FPGA部分設(shè)計(jì)的難度，簡(jiǎn)化了系統(tǒng)的整體設(shè)計(jì)，而且可以選擇合適容量的FPGA芯片，使得FPGA的利用率達(dá)到最大化，從而合理有效地降低了系統(tǒng)成本。